buonasera a tutti!!!

raga oggi ha fatto esercitazione per caso?? Del compito si sa qualche cosa in +?? ci farà il culo tarallo? per quanto mi riguarda credo di si...mi sento impreparatissimo con gli esercizi.... rinnovo la mia richiesta:qualcuno potrebbe mettere online (tramite scanner per es..) le esercitazioni fatte finora??? dai raga diamoci una mano!!! grazie

Scusate l'ignoranza,prestate un'attimo lo sguardo alle slides 10-11 a pagina 3 dell'ultimo capitolo,la dove si parla dello scheduling per VILW con 2-issue.
Oggi a lezione non sono riuscito a capire perchè l'addi non viene messa nella stessa istruzione lunga della lw...infatti mette un bel nop insieme co la lw.
A me pare che non ci sia conflitto con l'addi!?!
Perchè la prof ha detto che non c'è nessuna istruzione da mettere insieme alla lw?A lezione c'era chi,non sapendo che fare, parlava in continuazione :roll: .....
Qualcuno sa illuminarmi?...perchè in altri esempi fatti di scheduling 2-issue mette spesso l'addi insieme alla lw..bo?
Grazie :wink:

Come tu ben sai....lo scheduling 2-issue permette lo sviluppo di 2 istruzioni in parallelo.... quindi nello stesso momento la load e la addi accederebbero ad $S1...e questo è male !!!

SCUSAMI !!!! RIFORMULO BENE LA RISPOSTA !!! PRIMA MI SONO SBAGLIATO !!!

Tu puoi anche mettere l'addi in corrispondenza della lw però non cambierebbe nulla... avresti comunque un ciclo morto composto da 2 nop.... tu puoi farlo tanto lo scheduling non è unico....

potresti anche fare come dici te e precedere al 2 ciclo la sw per far si che non ci sia il ciclo vuoto !!! è a tuo piacimento.... l'unica cosa è che non si può fare di meglio cioè non puoi diminuire i cicli di clock !!!

scusa ma prima non avevo capito anche io ops:

ora la voglio fare io una domandina... non ho capito da dove viene fuori il fattore di srotolamento !!!! è una cosa calcolabile dalla lunghezza del progr...ma siccome non c'è scritto come si calcola..... credete sia possibile che al compito sarà un dato fornito ????
:?

Scusate l'ignoranza,prestate un'attimo lo sguardo alle slides 10-11 a pagina 3 dell'ultimo capitolo,la dove si parla dello scheduling per VILW con 2-issue.
Oggi a lezione non sono riuscito a capire perchè l'addi non viene messa nella stessa istruzione lunga della lw...infatti mette un bel nop insieme co la lw.
A me pare che non ci sia conflitto con l'addi!?!
Perchè la prof ha detto che non c'è nessuna istruzione da mettere insieme alla lw?A lezione c'era chi,non sapendo che fare, parlava in continuazione :roll: .....
Qualcuno sa illuminarmi?...perchè in altri esempi fatti di scheduling 2-issue mette spesso l'addi insieme alla lw..bo?
Grazie :wink:

Come tu ben sai....lo scheduling 2-issue permette lo sviluppo di 2 istruzioni in parallelo.... quindi nello stesso momento la load e la addi accederebbero ad $S1...e questo è male !!!

Scusate l'ignoranza,prestate un'attimo lo sguardo alle slides 10-11 a pagina 3 dell'ultimo capitolo,la dove si parla dello scheduling per VILW con 2-issue.
Oggi a lezione non sono riuscito a capire perchè l'addi non viene messa nella stessa istruzione lunga della lw...infatti mette un bel nop insieme co la lw.
A me pare che non ci sia conflitto con l'addi!?!
Perchè la prof ha detto che non c'è nessuna istruzione da mettere insieme alla lw?A lezione c'era chi,non sapendo che fare, parlava in continuazione :roll: .....
Qualcuno sa illuminarmi?...perchè in altri esempi fatti di scheduling 2-issue mette spesso l'addi insieme alla lw..bo?
Grazie :wink:

Bravissimo hai studiato ... ma quindi avevo ragione .... poi io non mi sono posto il problema di identificare il tipo di criticità dato che non esiste nel mips criticità di tipo diverso dal RAW ( per quanto riguarda i dati almeno ) ....
WAW e WAR non riguardano il mips e siccome il codice esaminato è di tipo " processore MIPS " il problema neanche te lo devi porre ....
però dimmi se sbaglio !! :wink:

Ho parlato con la prof, sai perchè bisogna porsi il problema di criticità come la WAR che in condizioni normali non esistono sul MIPS? Perchè potrebbe esserci la possibilità nello scheduling di un riordino delle istruzioni.

BRAVO!!! questo è vero !!! anche se in questo caso... è risolvibile però !!!! :wink:

Ho parlato con la prof, sai perchè bisogna porsi il problema di criticità come la WAR che in condizioni normali non esistono sul MIPS? Perchè potrebbe esserci la possibilità nello scheduling di un riordino delle istruzioni.

Non intendevo riordino, ma schedulazione, cioè tu ti puoi trovare (credo nel multiple issue) ad eseguire una istruzione B prima di un'altra A, anche se B viene dopo A. Ecco che allora può generarsi una potenziale criticità WAR

P.S. A quando l'editing su sto forum? eddaje

Raga ma quando farà l'esercizio sul loop unrolling? Finora mi sento preparato sulla teoria, ma di esercizi ne abbiamo fatti pochi e semplici, ke ne pensate?

Bravissimo hai studiato ... ma quindi avevo ragione .... poi io non mi sono posto il problema di identificare il tipo di criticità dato che non esiste nel mips criticità di tipo diverso dal RAW ( per quanto riguarda i dati almeno ) ....
WAW e WAR non riguardano il mips e siccome il codice esaminato è di tipo " processore MIPS " il problema neanche te lo devi porre ....
però dimmi se sbaglio !! :wink:

Ho parlato con la prof, sai perchè bisogna porsi il problema di criticità come la WAR che in condizioni normali non esistono sul MIPS? Perchè potrebbe esserci la possibilità nello scheduling di un riordino delle istruzioni.

no, quella non è una criticita WAR ma RAW che è risolvibile tramite semplice forwarding da EX/MEM a ID/EX...

Bravissimo hai studiato ... ma quindi avevo ragione .... poi io non mi sono posto il problema di identificare il tipo di criticità dato che non esiste nel mips criticità di tipo diverso dal RAW ( per quanto riguarda i dati almeno ) ....
WAW e WAR non riguardano il mips e siccome il codice esaminato è di tipo " processore MIPS " il problema neanche te lo devi porre ....
però dimmi se sbaglio !! :wink:

e se per esempio non si riferisce al mips.... allora come diciamo insieme basta il forwarding !

no, quella non è una criticita WAR ma RAW che è risolvibile tramite semplice forwarding da EX/MEM a ID/EX...

Bravissimo hai studiato ... ma quindi avevo ragione .... poi io non mi sono posto il problema di identificare il tipo di criticità dato che non esiste nel mips criticità di tipo diverso dal RAW ( per quanto riguarda i dati almeno ) ....
WAW e WAR non riguardano il mips e siccome il codice esaminato è di tipo " processore MIPS " il problema neanche te lo devi porre ....
però dimmi se sbaglio !! :wink:

Sul sito di ingegneria c'è scritto che il giovedi le lezioni ci sono in aula 1 PP2 e il venerdi in aula 1 PP1...ma che sono cambiate le aule?
Grazie ciao! :wink:

La lezione in T5 si fa solo per questo giovedi; infatti sul sito ha messo un avviso il 17 ottobre che dice: "La lezione di giovedì 26 ottobre si terrà in aula T5 a Sogene dalle 11:30 alle 13:15 a causa della temporanea chiusura dell'edificio PP2".

In che aula c'è lezione domani?

T5 :wink:

Scusate la domanda ma io non ho seguito il corso tranne ste ultime 2 lezioni,giovedi e venerdi in cui farà esercizi(Pipeline,Scheduling multiple 2-issue e Loop unrolling).....e questo mi pare una cosa inammissibile tra le altre cose...vabbeè lasciamo perdere :evil: ....
Sul sito di ingegneria c'è scritto che il giovedi le lezioni ci sono in aula 1 PP2 e il venerdi in aula 1 PP1...ma che sono cambiate le aule?
Grazie ciao! :wink:

raga...ma gli esercizi quando si fanno!!!!! per questo esame non mi sento molto pronto ...speriamo che domani e venerdì si chiariscano tutti i dubbi!!
chi ha già fatto questo esame lo ha torvato difficile? speriamo bene...è meglio tornare a studiare
ciao

In che aula c'è lezione domani?

T5 :wink:

In che aula c'è lezione domani?

Bella psyco ho letto che hai quei libri in pdf... mi farebbero molto comodo.Grazie :lol:

no, quella non è una criticita WAR ma RAW che è risolvibile tramite semplice forwarding da EX/MEM a ID/EX...

Scusate ma...non è vero! La criticità WAR è rimasta tra la seconda e terza istruzione, infatti la seconda ADD arriva a leggere il dato prima della SUB. Ke ne dite?

si bravo....ma è ovvio che quella è risolvibile con la propag (forwarding)

Ok, io assumevo si parlasse di pipeline non ottimizzata, invece considero il forwarding. Ok grazie.

Scusate ma...non è vero! La criticità WAR è rimasta tra la seconda e terza istruzione, infatti la seconda ADD arriva a leggere il dato prima della SUB. Ke ne dite?

si bravo....ma è ovvio che quella è risolvibile con la propag (forwarding)